2014年威盛面試題

　　如下分享的內(nèi)容是七位應(yīng)試者參見威盛2014年面試時(shí)，被問到的面試題，下面我們一起來分享下：

　　應(yīng)試者1：

　　既然考過了，給后人做點(diǎn)貢獻(xiàn)吧。

　　考題一共七套，應(yīng)聘不同的職位采用不同考題。其實(shí)這歐都不知道，早上記起有威盛的筆試，隱約記得好像是9點(diǎn)。到了一看，發(fā)現(xiàn)不到30人，當(dāng)時(shí)心里還說，怪不得選這么小的教室，有道理，呵呵!后來才知道筆試時(shí)間是而且后面來了很多人，四個(gè)人的桌子坐了5，6個(gè)人還有很多兄弟站著答題，即使這樣，還有很多人沒地方，結(jié)果沒讓他們考試。這也罷了，考到一半居然有人進(jìn)來轟人，真是faint。考場(chǎng)才知道，于是隨便選了一個(gè)logic。一共十道題，

　　1.寫你最近遇到的一個(gè)問題及解決方法，可以是工作上和生活上的任何事情英文做答。easy，當(dāng)作英文小短文寫了。

　　2.有點(diǎn)忘了，好像是說除了ICs以外，還有一些什么東西的主要作用(忘了)

　　3.設(shè)計(jì)一個(gè)全加器

　　4.用CMOS技術(shù)畫出用verilog表示的z=s?A:B的結(jié)構(gòu)圖。

　　5.也是跟verilog有關(guān)的，好像是給出時(shí)序，輸入，設(shè)計(jì)什么東西之類的，也記不太清!

　　6.給一個(gè)黑匣子，有輸入X，時(shí)序CK，輸出Y，給定settime Y和xxxtime Z，問Y或者Z或者 Y Z能否為negative time，why?應(yīng)該是這樣的

　　7.給你一堆名詞，舉例他們的作用。有PCI、ECC(?)、DDR、interrupt、pipeline

　　8.好像是設(shè)計(jì)一個(gè)自動(dòng)售貨機(jī)系統(tǒng)，賣soda水的，只能投進(jìn)三種硬幣，要正確的找回錢數(shù)，EDA中國門戶網(wǎng)站給出詳細(xì)的設(shè)計(jì)步驟和方法，畫出框圖，什么輸入輸出什么的自己定

　　9.10被轟出了教室，沒看

　　個(gè)人感覺：考試及其混亂，可以看書，也經(jīng)常有人相互交流。這么多人居然著這么小一個(gè)教室，還考到一半被人轟了出來，真是讓我對(duì)威盛的印象大打折扣。

　　應(yīng)試者2

　　1 一個(gè)四級(jí)的Mux，其中第二級(jí)信號(hào)為關(guān)鍵信號(hào)如何改善timing

　　2 一個(gè)狀態(tài)機(jī)的題目用verilog實(shí)現(xiàn)不過這個(gè)狀態(tài)機(jī)話的實(shí)在比較差很容易誤解的

　　3 卡諾圖寫出邏輯表達(dá)使...

　　4 用邏輯們畫出D觸發(fā)器

　　5 給出某個(gè)一般時(shí)序電路的圖，有Tsetup，Tdelay，Tck->q，還有clock的delay，寫出決定最大時(shí)鐘的因素同時(shí)給出表達(dá)式

　　6 c語言實(shí)現(xiàn)統(tǒng)計(jì)某個(gè)cell在某.v文件調(diào)用的次數(shù)(這個(gè)題目真bt)

　　7 cache的主要部分什么的

　　8 Asic的design flow....

　　應(yīng)試者3

　　首先感到他們的HR部門比較差，也許根本沒有HR部門，因?yàn)樽蛱扉_始發(fā)筆試名單，用e-mail發(fā)的，但很多同學(xué)沒收到，但其實(shí)是有筆試資格的。他們發(fā)的是群體郵件，大概那些沒收到的同學(xué)是因?yàn)猷]箱服務(wù)器把他們的郵件給退了。聽有人說他收到的郵件被郵箱當(dāng)作垃圾郵件了。我投的其他公司都是單獨(dú)發(fā)的e-mail確認(rèn)的。今天我筆試的是第6組。題目如下：

　　1。解釋setup和hold time violation，畫圖說明，并說明解決辦法。

　　2。說說靜態(tài)、動(dòng)態(tài)時(shí)序模擬的優(yōu)缺點(diǎn)。

　　3。用一種編程語言寫n!的算法。

　　4。畫出CMOS的圖，畫出tow-to-one mux gate。

　　5。說出你的最大弱點(diǎn)及改進(jìn)方法。EDA中國門戶網(wǎng)站 } Y)y G$O

　　6。說出你的理想。說出你想達(dá)到的目標(biāo)。題目是英文出的，要用英文回答。

　　[就這些。大家投的組不一樣，題目也不一樣。

　　應(yīng)試者4

　　1。用二選一搭出一個(gè)4選一的電路，問的沒有這么直接， 給出了兩個(gè)真值表，讓你用具有第一個(gè)真值表特性的模塊來構(gòu)造一個(gè)具有第二個(gè)真值表性質(zhì)的電路

　　2。給出一個(gè)方波信號(hào)A，一個(gè)在方波某個(gè)posedge后一點(diǎn)點(diǎn)后assert的信號(hào)讓你保證信號(hào)C(B&A)是glitch free的

　　3.給出一個(gè)總線事務(wù)的控制信號(hào)關(guān)系.GRANT，STRAT，END.畫出時(shí)序圖. V3g9R F HGuest并寫出verilog code控制STRAT信號(hào)4.159.xxx轉(zhuǎn)換進(jìn)制Bin和Hex

　　5.解釋Interupt

　　6.一道GRE 邏輯題.5輛car顏色不同，driver不同，MilersperGollen不同.你判斷car的driver，顏色，mpg

　　應(yīng)試者5

　　考的都與CMOS有關(guān)，不少就是數(shù)電開頭關(guān)于CMOS的一些電路。

　　1.畫一個(gè)CMOS的二輸入與非門2.畫CMOS的反相器，Vo-Vi圖，指出其中NMOS和PMOS的工作區(qū)。

　　3.畫.....沒懂

　　4.畫六個(gè)寄存器組成的RAM，說明哪些是存數(shù)據(jù)(?)，哪些是time control line

　　5.描述阻抗的定義，比較在CMOS過程中，金屬，xx，diffusion的阻抗

　　憑印象，各位大牛補(bǔ)充

　　應(yīng)試者6

　　今年威盛筆試題目也許不是很難，但是最后我竟沒做完(logic部分)，感覺題目考察問題很全面，考察的是基礎(chǔ)和經(jīng)驗(yàn)。沒有經(jīng)驗(yàn)和基礎(chǔ)，想答好這套題不容易，也讓我懂得，想進(jìn)名企不是那么容易的! 我把我能記起來的題目跟大家分享，不全面的希望補(bǔ)充:

　　1. 仲裁器的兩種模式算法。設(shè)計(jì)一個(gè)有三個(gè)設(shè)備的仲裁機(jī)制，畫圖說明，可以用自然語言(有點(diǎn)基礎(chǔ)，根據(jù)經(jīng)驗(yàn)?zāi)軐懢投鄬?呵呵)

　　2. 序列檢測(cè)。輸出脈沖。(這個(gè)題目是最簡(jiǎn)單的，被我考慮復(fù)雜了，竟用了35分鐘，555題目沒看仔細(xì)啊!而且卷面勾勾改改，郁悶中)

　　3.可控制信號(hào)檢測(cè)機(jī)制，一個(gè)組合邏輯，就是與非門、或非門的一個(gè)組合邏輯。根據(jù)圖示，寫出一組輸入信號(hào)，和預(yù)期輸出信號(hào)。(這個(gè)題目比較簡(jiǎn)單。)

　　4. 兩頭分別是一個(gè)觸發(fā)器，中間是個(gè)組合邏輯，根據(jù)延遲，確定系最大頻率。并考慮當(dāng)延遲分別是mindelay和maxdelay時(shí)我們要考慮的關(guān)鍵時(shí)序問題。(前者我考慮的是建立時(shí)間和保持時(shí)間是否滿足時(shí)序要求，后者我考慮組合邏輯延時(shí)問題，并說明可以用流水線解決。不一定對(duì)或者全面，大家討論)。

　　5.有關(guān)fifo的問題。給出波形，考查fifo的概念。以及fifo數(shù)據(jù)寬度分別為64bits和128bits時(shí)的層數(shù)。(此題如果設(shè)計(jì)過fifo估計(jì)就比較簡(jiǎn)單了，我憑感覺做的答案，就不寫了，.免得大家見笑啊 呵呵做完以上的題目時(shí)，我就剩下十分鐘了，第七題和第十題都是英文的，估計(jì)我看懂也要用5分鐘，索性不做了，呵呵!哪位大俠做了，就想想，發(fā)個(gè)貼子。 回憶這次筆試經(jīng)歷，我分配時(shí)間缺乏經(jīng)驗(yàn)，時(shí)間弄得很緊張。準(zhǔn)備也不夠充分，看到以往的筆試題，感覺比較簡(jiǎn)單，等我親自上考場(chǎng)。才發(fā)現(xiàn)不是那么回事。進(jìn)入威盛，對(duì)于我來說也許成為泡影，但我相信自己仍然有機(jī)會(huì)!!!

　　我們那個(gè)教室安排了144個(gè)人筆試，結(jié)果只去了60人左右。不知道什么原因。

　　應(yīng)試者7

　　共五道題，大致如下:

　　1.圖示從RTL synthesis到tape out之間的設(shè)計(jì)flow，并列出其中各步使用的tool.

　　2.用perl或TCL/Tk實(shí)現(xiàn)一段字符串識(shí)別和比較的程序. (唉，都不懂)

　　3.畫出一種CMOS的D鎖存器的電路圖和版圖.

　　4.解釋setup time和hold time的定義和在時(shí)鐘信號(hào)延遲時(shí)的變化.

　　5.解釋latch-up現(xiàn)象和Antenna effect和其預(yù)防措施.

http://jzcjspjx.com/

【威盛面試題】相關(guān)文章：

威盛編程的面試題目08-27

硅谷面試題精選02-03

電信面試題07-20

Java經(jīng)典面試題12-29

Cisco的面試題09-25

IBM經(jīng)典面試題07-29

微軟面試題02-16

Java面試題01-22

面試題及答案02-06

高校招聘面試題01-09